Vivado non-project模式示例
judy 在 周一, 10/17/2022 - 09:04 提交
vivado有project模式和non-project模式，project模式就是我们常用的方式
Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。
Vivado
linux vivado安装时卡在最后一步解决方案
judy 在 周五, 10/14/2022 - 09:35 提交
在ubuntu上安装vivado2021.1时，一直卡在最后一步：generating installed device list
FPGA开发技巧备忘录——Vivado 自动日期版本号
judy 在 周四, 10/13/2022 - 17:15 提交
我们在编译FPGA工程的时候一般需要对版本号的更新，一般来说都会有一个日期或者时间的版本标识
如何阅览vivado工程的时序分析报告——建立时间
judy 在 周三, 10/12/2022 - 09:48 提交
本篇文章我们将通过vivado工程实例来向大家介绍如何读懂时序分析报告。
如何在vivado环境下利用RS IP核实现RS码的编译码
judy 在 周一, 10/10/2022 - 14:55 提交
RS码是一种常用的纠错编码，本文主要介绍如何在vivado环境下利用RS IP核实现RS码的编译码。
AXI EPC IP 使用详细说明
joycha 在 周五, 09/23/2022 - 09:51 提交
Xilinx FPGA 内嵌的 CPU ，可以通过 AXI EPC 在 FPGA 芯片外接多个多种外设芯片
在 Vivado 中使用 HLS 创建的IP
judy 在 周四, 09/22/2022 - 09:44 提交
在本实践中，我们将实际实现 HLS 组件作为 FPGA 设计的一部分
Vivado将.v文件作为模块加入Block Design
joycha 在 周三, 09/14/2022 - 17:00 提交
用Vivado开发ZYNQ时，常用到Block Design。Block Design中不仅仅可以添加IP核
Vivado 综合出现中断、失败、“PID not specified”
judy 在 周二, 09/13/2022 - 15:45 提交
在对工程进行综合时，出现综合过程中出现中止或者完全不启动综合，类似下图，明明点击综合启动了几分钟
Vivado从此开始（进阶篇）读书笔记——跨时钟处理
judy 在 周四, 09/08/2022 - 09:29 提交
在异步跨时钟域场合，对于控制信号（通常位宽为1bit）常使用双触发器的方式完成跨时钟域操作