技术 | FPGA 开发圈

VMWare 在 vSphere 上验证 Alveo FPGA 的机器学习推断性能

近期，在推动 IT 基础设施向异构计算转型的过程中，赛灵思与 VMware 展开协作，在 VMware 的云计算虚拟化平台vSphere上测试 FPGA 加速。由于赛灵思 FPGA 越来越广泛地应用于 ML 推断加速，本文将展示的是如何将赛灵思 FPGA 与 VMware vSphere 相结合，在虚拟部署和裸机部署上实现基本相同的高吞吐量、低时延 ML 推断性能。

2020-07-08 | VMWare, vSphere, Alveo加速器卡, 机器学习, 每日头条

【分享】OpenAMP的RPMSG_ADDR_ANY含义

在OpenAMP的应用程序中，经常看到地址被设置成RPMSG_ADDR_ANY。在通信过程中，为什么可以把源地址、目的地址设置成任意值？这个宏的名字不够清楚，它的本意是让系统自动选择。如果设置源地址为RPMSG_ADDR_ANY，则系统自动选择一个空闲的源地址。

2020-07-07 | OpenAMP

【分享】ZCU106 MPSoC 功耗优化

不同使用场景，对芯片的性能和功耗要求不一样。为了测试Xilinx MPSoC PS侧的最低功耗，基于ZCU106单板做了功耗优化。为了方便，使用最简单的软硬件环境。软件使用死循环做串口打印，硬件保留了如下模块。

2020-07-06 | ZCU106, 功耗优化

用百度大脑EasyDL平台轻松玩转AI

EasyDL是百度大脑推出的定制化AI训练及服务平台，支持面向各行各业有定制AI需求的企业用户及开发者使用。支持从数据管理与数据标注、模型训练、模型部署一站式AI开发流程，通过原始图片、文本、音频、视频类数据经过EasyDL加工、学习、部署可发布为公有云API、设备端SDK、本地化部署及软硬一体产品

2020-07-06 | EasyDL, AI

开发者分享 | 利用 IP 中的集成调试功能来调试 PCI Express 链接训练问题

In-system IBERT 可提供 PCIe 链接眼图。“JTAG Debugger”和“In-system IBERT”功能结合在一起即可提供即时信息，用于判断链接训练问题的可能原因。在本篇博文中，我们将讲解如何使用这些功能。本篇博文基于赛灵思 VCU118 开发板随附的 UltraScale+ 器件。

2020-07-03 | VCU118, PCI-Express

【通信篇】FPGA中FSK解调

FSK信号的解调也有非相干和相干两种，FSK信号可以看作是用两个频率源交替传输得到的，所以FSK的接收机由两个并联的ASK接收机组成。

2020-07-03 | FPGA 应用, FSK信号

使用 HDL Coder 将 MATLAB 转换为 FPGA

如果您正在使用 MATLAB 建模数字信号处理(DSP)或者视频和图像处理算法，并且最终将其用于 FPGA 或 ASIC，本文可能将为你带来帮助。

2020-07-02 | FPGA 应用, Matlab

【通信篇】带你认识FIR滤波器

滤波器是一种用来减少，消除干扰的电器部件，有对特定频率的频点或该频点以外的频率信号进行有效滤除，从而实现消除干扰、获取特定频率信号的功能。数字滤波器相比模拟滤波器，有着更高的精度、信噪比、无可比拟的可靠性。

2020-07-02 | FIR滤波器

Xilinx 视频实时转码一体机解密系列三：Alveo 加速器卡上的自适应比特率转码

赛灵思面向低比特率（Alveo U50）或高密度应用（Alveo U30）实现最高质量的实时编码，并且以最低的主机 CPU 需求加速编码。另外，在 Alveo U50 和 U30 加速器卡上使用 ABR 阶梯提供 HEVC 和 H.264 编码流以及基于行业标准 FFmpeg 的简单 API。

2020-06-29 | Alveo加速器卡, 视频流, 视频转码

【开发者分享】有关 Zynq UltraScale+ RFSoC 的 AXI CDMA Linux 用户空间示例

本篇博文将为您演示如何创建 AXI CDMA Linux 用户空间示例应用。示例设计将在 Zynq UltraScale+ RFSoC ZCU111 评估板上实现通过 AXI CDMA 把数据从 PS DDR 传输至 AXI BRAM。

2020-06-29 | ZCU111, AXI-CDMA, 每日头条

【分享】在Linux/U-Boot里为QSPI Flash使用UBIF

UBIFS是更强壮的FLash文件系统。很多嵌入式系统都使用了UBIFS。Xilinx PetaLinux 2018.2也支持UBIFS。只需要在Linux/U-Boot里添加相关配置选项，就能为QSPI Flash创建UBIFS。

2020-06-29 | ZCU106, PetaLinux 2018.2, UBIFS

Xilinx 视频实时转码一体机解密系列二：低比特率高品质 ABR 视频实时转码（HPE 参考架构）

对实时视频流的需求给视频服务提供商带来了严峻挑战，因为他们必须在管理基础设施和互联网带宽运营成本的同时，还要为客户提供高质量体验。鉴于视频转换的计算强度，转码不断推升对灵活应变硬件加速的需求。

2020-06-28 | 视频转码, 视频流, 每日头条

Xilinx FFT IP的介绍与仿真

Xilinx快速傅立叶变换（FFT IP）内核实现了Cooley-Tukey FFT算法，这是一种计算有效的方法，用于计算离散傅立叶变换（DFT）。

2020-06-28 | 傅立叶变换

Xilinx 视频实时转码一体机解密系列一：两大一体机开启低成本高品质视频直播新时代

近日，赛灵思发布重磅消息，同时推出两款易于扩展的、超高密度视频转码专用视频实时转码一体机。自本期开始，我们将通过一系列解密文章，为您揭开这一与众不同的实时转码一体机...

2020-06-24 | 视频直播, 视频转码, Alveo加速器卡

PYNQ经典项目分享| 可重配置IO

PYNQ-PRIO是一个介绍如何利用FPGA部分可重配置特性和PYNQ框架提供的方便的API，对FPGA分时复用，提高FPGA灵活性的项目。可重配置是指在一个FPGA工程中，划分了静态逻辑部分和动态逻辑部分，静态逻辑部分是指在运行过程中逻辑不变的部分

2020-06-23 | PYNQ, PYNQ-PRIO

每日头条

利用成本优化型 FPGA 和自适应 SoC 释放创新潜能

本电子书主要侧重于为读者介绍成本优化型 FPGA 和自适应 SoC 技术，说明这些技术如何在不降低性能或效率的前提下，为硬件设计提供软件编程能力带来的灵活性优势。

CPM5 QDMA 的 Versal Tandem PCIe启动流程介绍

本文将从硬件设计和驱动使用两个方面介绍基于CPM5 QDMA 的 Versal Tandem设计和启动流程。

Vivado Design Suite 用户指南: 设计分析与收敛技巧

本文档涵盖了如何驱动 AMD Vivado™ Design Suite 来分析和改善您的设计

AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计 CED 示例

本文可让开发者们看懂 AMD Vivado™ Design Tool 2023.2 中的“AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计”CED 示例。

AMD 以太网设计示例

AMD 提供了支持不同速度的多种以太网 IP。此外，还提供了设计示例供用户用作参考。请参阅以下以太网设计示例列表。

基于VDMA的远程图像采集系统参考设计

本参考设计基于ZYNQ开发板，使用VDMA做原始图像采集系统，在petalinux下做服务器，通过Socket发送图像至Windows或者Linux上位机。

劳特巴赫利用 Zynq 突破嵌入式系统设计极限

劳特巴赫的 PowerDebug 模块设计选用了 AMD Zynq™ UltraScale+™ MPSoC。该器件以优化的异构处理引擎组合形式提供了出色的处理、I/O 和内存带宽

在 Windows 10 上创建并运行 AMD Vitis™ 视觉库示例

本篇文章将演示创建一个使用 AMD Vitis™ 视觉库的 Vitis HLS 组件的全过程。此处使用的是 Vitis Unified IDE。