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Vivado使用技巧(26):HDL编写技巧

发表于:02/21/2019 , 关键词: Vivado, HDL编写
在Vivado中进行HDL代码设计,不仅需要描述数字逻辑电路中的常用功能,还要考虑如何发挥Xilinx器件的架构优势。目前常用的HDL语言有三种

Xilinx MIG 控制器使用详解(一)

发表于:02/21/2019 , 关键词: MIG控制器, Xilinx
想要自己学习MIG控制器已经很久了,刚开始学习的时候也是在网上到处搜索MIG控制器的资料,深知学习过程的不容易。因此本系列的教程一定会详细的写出关于MIG控制器的相关知识,方便大家一起学习。有问题的朋友可以在下方留言,一起学习和讨论。

FPGA实践教程(一)用HLS将c程序生成IPcore

发表于:02/20/2019 , 关键词: FPGA, HLS
本文档重点探讨vivado HLS软件的使用,描述如何将相应的c程序用HLS转换为硬件可以实现的IPcore。

verilog中SRL16E的使用方法与接口说明

发表于:02/20/2019 , 关键词: Verilog, SRL16E
FPGA开发过程中是免不了要用到移位寄存器的,传统的移位寄存器是通过寄存器(或者叫触发器)实现的,占用的是FPGA内部的逻辑资源,当要移位的次数过多时,自然会耗费更多资源。但是如果用LUT(look up table)查找表实现的话就很轻松了

System Generator从入门到放弃(九)-利用Vivado HLS block实现Vivado HLS调用C/C++代码

发表于:02/19/2019 , 关键词: System Generator, Vivado HLS
ug948中提供的官方例程为图像的中值滤波,该设计将一副256*256大小的RGB图像,添加噪声后提取出其中的Y通道,使用C++语言完成中值滤波。该设计将在Simulink环境下进行仿真。本次设计的流程是利用Vivado HLS建立C/C++代码,Export RTL–>System Generator–>Vivado。

Vivado使用技巧(25):Block Synthesis技术

发表于:02/19/2019 , 关键词: Vivado
本文将介绍Vivado提供的块级综合流程(Block Synthesis Flow),允许设计者将某些全局设置和策略应用于特定的层次结构中,且可以与设计中的其它模块不同。

ZynqNet解析(四)FPGA端程序解析

发表于:02/18/2019 , 关键词: ZynqNet
背景:ZynqNet能在xilinx的FPGA上实现deep compression的网络,FPGA端程序运用传入每层数据运算后存在DRAM上。 目的:读懂ZynqNet的FPGA端的代码。 FPGA端代码经过HLS高层次综合为硬件语言实现在FPGA上。为fpga_top.cpp与fpga_top.hpp 程序包括: fpga_top gpool_cache image_cache... 阅读详情

Vivado中coe与mif的区别与联系

发表于:02/18/2019 , 关键词:
前几天折腾zynq下bram作为rom使用,初始化rom时需要用到.coe文件,但在vivado中“generate output products”后,还会生成.mif文件,下面看一下两个文件的内容。

关于Vivado2017.4的IFFT的IP核仿真总结【转载】

发表于:02/15/2019 , 关键词: Vivado2017.4, IP核, 仿真
要做无线通信,必定会接触到傅里叶变换,要做傅里叶变换肯定会接触到IFFT变换,它将傅里叶变换的乘法和加法次数极大的缩减,而且在xilinx的IP中有关于IFFT的核,直接调用它可以缩短开发流程。下面开始讲解vivado关于IFFT的IP核运用步骤:

System Generator从入门到放弃(八)-使用多时钟域实现多速率系统设计

发表于:02/15/2019 , 关键词: System Generator
多速率的概念是相对于单速率(Single Rate)信号处理而言的。单速率是指整个信号处理流程中只有一种数据速率;多速率是指系统中存在多个数据速率。使用多速率信号处理可以节省存储空间、减少通信数据量、减少运算量、减轻设计难度

ZynqNet解析(三)CPU端程序解析

发表于:02/14/2019 , 关键词: ZynqNet
ZynqNet能在xilinx的FPGA上实现deep compression的网络。目的:读懂ZynqNetCPU端的代码。

Vivado使用技巧(24):HDL/XDC中设置综合属性

发表于:02/14/2019 , 关键词: Vivado, 综合属性
Vivado综合工具支持直接在RTL文件或XDC文件中设置综合属性。如果Vivado识别出设置的属性,会创建与之相关的逻辑电路;如果不能识别设置的属性,会将该属性和值存放在生成的网表中。因为某些属性,比如LOC约束适用于布线过程,因此必须保留该属性配置情况

Vivado 调用HLS生成的IP核【转】

发表于:02/13/2019 , 关键词: Vivado, HLS, IP核
在HLS中使用帧间差分法生成了IP核,这里讲述如何在vivado中调用IP core

UltraZed-EG PCIe Carrier Card 开发纪录: Hello Cortex-R5

发表于:02/13/2019 , 关键词: UltraZed-EG, Cortex-R5
在这篇文章,我们要讲的则是如何透过 AXI_GPIO 来处理 输入 的控制,并让 Cortex-R5 根据不同的输入,在 ps_uart1 输出不同的讯息,以及控制不同的 LED 亮暗。

关于Vivado License问题的解决

发表于:02/12/2019 , 关键词: Vivado-License
此文章是我在生成IP Core以后,进行网络搭建时出现的License问题的解决方案,在这里跟大家分享一下,希望对大家又所帮助。