FPGA 开发圈 | FPGA 社区

FPGA工程师的核心竞争力-学习篇（一）

要做一名合格的FPGA工程师，需要从底层做起，从语法、模块编写、工程搭建、系统开发与验证、资源评估和性能优化、平台和架构设计，到系统级的软硬件全栈能力，无疑，这是一名优秀的FPGA工程师所应具备的本领，也是其核心竞争力。

2022-01-24 | FPGA工程师

关于机器学习模型的可解释性算法

本文介绍目前常见的几种可以提高机器学习模型的可解释性的技术。

2022-01-24 | 机器学习

FPGA龙头赛灵思的大时代

FPGA下游应用场景广泛，需求稳健增长，未来在5G、AI、数据中心、自动驾驶等高算力需求推动下，FPGA芯片市场需求量增长具确定性

2022-01-24 | FPGA, 赛灵思

SDK 调试显示汇编代码而不是 C 或 C++

我已将我的设计迁移到更新版本的 Vivado 工具。当我在 SDK 中调试时，调试器显示的是汇编代码，而不是 C 或 C++。为什么会出现这种情况？

2022-01-24 | SDK, Vivado

【工程师分享】MPSoC以太网hash包过滤模式

MPSoC的以太网控制器，支持配置4个MAC地址。如果以太网包的目的MAC地址与这4个MAC地址中的任何一个相同，都会接收。

2022-01-21 | MPSoC

后疫情时代，FPGA发展要抓住哪些好时机？

在此次疫情防控中，AI、大数据、5G、云网络的运用可谓是“多点开花”。我们迫切的想要知道，在新冠“战役”的背后，FPGA发挥了什么作用？

2022-01-21 | FPGA, FPGA加速

《Xilinx - UG471中文翻译》（2）ISERDESE2原语介绍

本文仅对UG471 第3章《Advanced SelectIO Logic Resources》部分进行翻译和学习解读

2022-01-21 | UG471, ISERDESE2, Xilinx原语

对于新一代安全设备，可编程能力有多重要？

赛灵思白皮书 WP526《可编程能力在新一代安全设备中的重要性》，探讨了多种防火墙架构，以及将赛灵思自适应器件的灵活性、可配置性及其 IP 和工具产品相结合，从而显著体提升安全处理性能。

2022-01-21 | WP526, 可编程, 自适应平台, 安全设备

Xilinx新技术VVAS GStreamer概念学习和实例入手

如果是FPGA背景的，猛一看到GStreamer一头雾水，且慢我们拆解一下就没那么难理解了。

2022-01-20 | VVAS, GStreamer

如何通过 Python 脚本对设备闪存进行编程

为了对器件的闪存进行编程，必须使用 Vivado/Vivado Lab 或 SDK/Vitis 应用程序。每个选项都有不同的设置过程和编程命令。

2022-01-20 | python, 编程

使用Xilinx Vivado 创建自己板卡文件-以 EBAZ4205（旷板ZYNQ7010）为例

我们在使用Vivado创建工程时，每次都需要选择相关的板卡器件，比较麻烦，这篇文章就教你怎么创建属于自己的板卡文件，在创建工程时就可以像官方板卡一样在板卡列表里选择。

2022-01-20 | EBAZ4205, ZYNQ7010

打造分子动力学计算专用引擎，加速新药研发

雪湖科技设计并研发的 “Yaddle MD” 是一个基于 FPGA 的分子动力学专用引擎。这是一种在赛灵思 Alveo™ 加速器卡上实现的分子动力学计算专用解决方案。

2022-01-19 | 雪湖科技, Alveo-U200, Yaddle-MD

挪威科技大学Revolve团队基于瑞苏盈科MPSoC核心板打造电动方程式赛车

大学生方程式汽车大赛是全球最大的大学生工程师竞赛，有来自全球大约1000所大学的团队参加。来自挪威科技大学的Revolve团队成立于2010年，已经打造了9辆方程式赛车，其中包括5辆四驱电动车。

2022-01-19 | MPSoC, 电动方程式赛车, Revolve

如何使用 SDK 仅擦除闪存?

在 Vivado Hardware Manger 中，无需重新编程即可擦除闪存。我如何只能擦除闪存而不写入新的引导映像？

2022-01-19 | SDK, 闪存

《Xilinx - UG471中文翻译》（1）IDELAYE2原语介绍

SelectIO，就是I/O接口以及I/O逻辑的总称。《UG471--SelectIO》篇可以分成3部分：第1部分介绍I/O的电气特性，第2部分介绍I/O逻辑资源，第3部分介绍高级的I/O逻辑资源（serializer/deserializer）。

2022-01-19 | UG471, IDELAYE2, SelectIO

每日头条

如何在Vivado中使用多个仿真集？

Vivado 具有一个功能特性，能够将这些文件便利地排列组合为多个可轻松访问的不同仿真集。本文描述了如何在 Vivado 中使用多个仿真集。

如何在RTL代码中利用外部文件初始化RAM内容

本文主要讨论一下如何在外部数据文件中指定RAM 初始内容。

AMD Versal AI Edge 自适应计算加速平台之体验ARM，裸机输出(7)

本章使用一个简单的串口打印来体验一下Vivado Vitis和PS端的特性

产品升级！亚科鸿禹推出更大规模验证容量的融合Emulator--HyperSemu2.0！

HyperSemu2.0为用户提供近2亿门验证容量和稳定高效的系统运行，满足更前沿数字设计更多维验证场景的应用需求。

第二代 Versal Prime 系列适合嵌入式系统设计的五大原因

AMD 第二代 Versal Prime 系列自适应 SoC 兼具性能和效率，具备更高水平的标量性能和世界领先的可编程逻辑，可实现出色的灵活设计。

五项功能可提升边缘端嵌入式 AI 性能

AI 驱动型系统正催生指数级算力需求，使得在紧凑的空间和功率限制内设计嵌入式应用变得更具挑战性。设计人员需要支持嵌入式 AI 系统中的所有计算阶段

如何在Vivado中用工程模式使用DFX流程

本文介绍在Vivado中用工程模式使用DFX流程以及需要注意的地方。

第二代 AMD Versal™ 自适应 SoC 助力 AI 驱动型嵌入式系统实现单芯片智能性

AMD 第二代 Versal AI Edge 系列和第二代 Versal Prime 系列自适应 SoC 为 AI 驱动和经典的嵌入式系统提供了单芯片智能性实现性能