FPGA 开发圈 | FPGA 社区

利用AXI-DMA批量发送数据到DMA

DMA中断实例化函数，将要配置的DMA信息先lookupConfig再进行CfgInitialize，DMA采用块模式（Block mode），如果是Sg模式，则配置失败。定时器初始化函数，传入参数有定时器结构、加载值，设备ID。

2020-12-03 | AXI-DMA, DMA

ZYNQ PS端IIC接口使用笔记

ZYNQ7000系列FPGA的PS自带两个IIC接口，接口PIN IO可扩展为EMIO形式即将IO约束到PL端符合电平标准的IO（BANK12、BANK13、BANK34、BANK35）；SDK中需要对IIC接口进行初始化在黑金和米联的例程里为了方便用户使用，对IIC和外设设备分别创建了相应的文件方便用户开发。

2020-12-03 | Zynq, Zynq-7000

Xilinx 宣布收购峰科计算，进一步提高软件可编程性并扩大开发者社区

赛灵思公司今天宣布已收购峰科计算解决方案公司（ Falcon Computing Solutions ），这是一家为软件应用的硬件加速提供高层次综合（ HLS ）编译器优化技术的领先私人控股公司。此次收购将通过自动化硬件感知优化增强赛灵思 Vitis™ 统一软件平台，进一步降低软件开发者应用自适应计算的门槛。

2020-12-02 | 峰科计算, 编译器, 高层次综合, 每日头条

DSP48E1详解（1）：7系列FPGA DSP48E1片的特点

在DSP48E1列中，级联各个DSP48E1片可以支持更高级的DSP功能。两个数据路径(ACOUT和BCOUT)和DSP48E1片输出(PCOUT、MULTSIGNOUT和CARRYCASCOUT)提供级联功能。级联数据路径的能力在过滤器设计中很有用。

2020-12-02 | DSP48E1

【视频】基于所关注的区域 (ROI) 的编码演示：系统与硬件架构

详细了解基于 Zynq UltraScale+ MPSoC 视频编解码器单元 (VCU) ROI 的编码参考设计的系统与硬件架构。在详细了解硬件架构之前，先大概了解一下系统架构。最后将介绍用于启动参考设计的资源。

2020-12-02 | 视频编解码器, ROI

Vitis初探—1.将设计从SDSoC/Vivado HLS迁移到Vitis上

本文介绍如何一步一步将设计从SDSoC/Vivado HLS迁移到Vitis平台。

2020-12-02 | Vitis, SDSoC, Vivado-HLS

【工程师分享】通过MIO接入外设中断

Zynq-7000和MPSoC有很多MIO管脚。如果外设有中断，也可以通过MIO驱动。

2020-12-01 | GPIO, Zynq-7000, MPSoC

【Vivado那些事】Vivado下怎么查看各子模块的资源占用？

完成Implementation后，在Vivado IDE左侧的Flow Navigator点击Open Implemented Design，然后点击report_utilization。

2020-12-01 | Vivado

【视频】基于所关注的区域 (ROI) 的编码演示：软件架构

详细了解基于 Zynq UltraScale+ MPSoC 视频编解码器单元 (VCU) ROI 的编码参考设计的软件架构。首先，我们将讨论 Xilinx 视频和连接 IP 支持堆栈，接着，视频将描述 VCU ROI 应用程序的软件堆栈，并详细讨论 Gstreamer 流输出管道、以及 ROI GStreamer 插件和 Gstreamer 流输入管道。最后将介绍用于启动参考设计的资源。

2020-12-01 | 视频编解码器, 软件架构

【答疑】2019.2：使用-max_strategies 选项运行 report_qor_suggestions 命令时时出错

在路由设计上使用-max_strategies 选项运行 report_qor_suggestions Tcl 命令时，会发生以下错误：

2020-12-01 | 2019.2

URAM和BRAM有什么区别

无论是7系列FPGA、UltraScale还是UltraScale Plus系列FPGA，都包含Block RAM（BRAM），但只有UltraScale Plus芯片有UltraRAM也就是我们所说的URAM。BRAM和URAM都是重要的片上存储资源，但两者还是有些显著的区别。

2020-11-30 | URAM, BRAM

【工程师分享】在PetaLinux里为模块创建补丁

PetaLinux(Yocto)里包含很多软件模块。大部分模块可以直接使用。如果有特殊需求，需要修改某些模块时，可以按下列办法先修改，测试成功后，再创建补丁，集成到PetaLinux(Yocto)工程里。比如客户需要修改xorg.conf，可以采用下列方式完成。

2020-11-30 | Petalinux

【视频】最大化广播带宽：基于感兴趣区域（ROI）的编码

了解如何使用 Zynq UltraScale + MPSoC 视频编解码器单元 (VCU) 中实现的基于感兴趣区域（ROI）的编码来最大化广播带宽。我们将从广播带宽问题的简短讨论开始，然后展示使用 Xilinx 视频编解码器单元，将基于区域的编码作为解决方案。

2020-11-30 | 视频编解码器, ZCU106

Xilinx 7系列FPGA简介--选型参考

Xilinx-7系列FPGA主要包括：Spartan®-7、Artix®-7、Kintex®-7、Virtex®-7。其性能、密度、价格也随着系列的不同而提升。和前几代FPGA产品不同的是，7系列FPGA采用的是统一的28nm设计架构，客户在不同子系列的使用方式上是统一的，消除了不同子系列切换使用带来的不便。当然Kintex®-7、Virtex®-7两个系列后续还有20nm和16nm设计架构。

2020-11-30 | 7系列FPGA

Xilinx源语-------FDRE

FDRE代表一个单D型触发器，含的有五个信号分别为：数据（data,D）、时钟使能（Clock enable,CE）、时钟（Clock）、同步复位（synchronous reset，R）、数据输出（dataout,Q）。当输入的同步复位信号为高时，否决（override）所有输入，并在时钟的上升沿将输出Q为低信号。

2020-11-27 | FDRE