FPGA 开发圈 | FPGA 社区

DDR3 SDRAM IP 的写时序

作者：OpenSLee ，来源：FPGA开源工作室 1. 背景这篇文章主要介绍了DDR3IP核的写实现。 2. 写命令和数据总线介绍 DDR3 SDRAM控制器IP核主要预留了两组总线，一组可以直接绑定到DDR3 SDRAM芯片端口，一组是留给用户端使用的，框图如图1所示。如图1 所示的中间部分为我们调取的IP 核，user FPGA Logic 为用户端逻辑，DDR2/... 阅读详情

2018-09-21 | DDR3

【视频】Vivado 报告介绍

生成并使用 Vivado 时序报告分析不成功的时序路径。

2018-09-21 | Vivado

ZYNQ 高速接口系列（一） PCIe接口

PCIe 学习笔记一、PCIe概况随着现代处理器技术的发展，使用高速差分总线替代并行总线已是大势所趋。与单端并行信号相比，高速差分信号可以使用更高的时钟频率，从而可以使用更少的信号线达到更高的通讯速度。PCIe总线解决了PCI总线的不足，它的发展将取代PCI成为新型的数据总线，其提供了更加完善的性能，更多的功能，更强的可扩展性和更低的成本。在PCIE中有两种数据传输方式： 1>... 阅读详情

2018-09-21 | PCIe接口, Zynq

嵌入式工程师常用的CAN总线协议汇总

本文说的CAN即是一种总线，也是一种协议。因此，我们常听见CAN总线，也常听见CAN协议。 CAN协议和CANOpen协议是两套不同的协议。从软硬件层次来划分，CAN协议属于硬件协议，而CANOpen属于软件协议。本篇文章先概述一下CAN网络，让大家对CAN总线协议有一个全局的概念，再到底层的CAN总线协议知识。 1、CAN网络... 阅读详情

2018-09-21 | CAN协议, CAN总线

IBIS模型概述 IBIS是一种器件模型标准，允许使用行为模型进行开发，这些行为模型描述了器件内部互联的信号。IBIS模型保留专用的电路信息，不像SPICE这种结构化模型，IBIS模型是基于测量或电路仿真得到的 V/I曲线数据。每个IOB标准都有IBIS模型，器件的所有I/O标准的IBIS模型组合在一起便是IBIS文件。IBIS文件还包含器件中所使用的管脚列表，这些管脚连接到配置为支持特定I/... 阅读详情

2018-09-21 | IBIS, Vivado

用Python 进行深度学习

摘要：深度学习背后的主要原因是人工智能应该从人脑中汲取灵感。本文就用一个小例子无死角的介绍一下深度学习！人脑模拟深度学习背后的主要原因是人工智能应该从人脑中汲取灵感。此观点引出了“神经网络”这一术语。人脑中包含数十亿个神经元，它们之间有数万个连接。很多情况下，深度学习算法和人脑相似，因为人脑和深度学习模型都拥有大量的编译单元（神经元），这些编译单元（神经元）在独立的情况下都不太智能... 阅读详情

2018-09-20 | python, 深度学习

利用ZYNQ SOC快速打开算法验证通路（1）——MATLAB浮点数与定点二进制补码互转

作者：没落骑士最近本人一直在学习ZYNQ SOC的使用，目的是应对科研需要，做出通用的算法验证平台。大概思想是：ZYNQ PS端负责与MATLAB等上位机数据分析与可视化软件交互：既可传输数据，也能通过上位机配置更新硬件算法模块配置寄存器内容，同时可计算分析PL端算法实现性能指标。PL端的FPGA逻辑则负责算法的硬件实现，以探索高效并行硬件架构。为此本人后续会持续编写《... 阅读详情

2018-09-20 | Matlab, Zynq

使用 VHDL 进行设计

课程对象希望有效利用 VHDL 进行数字设计的建模、设计和综合的工程师必备条件数字设计的基本知识课程说明这个综合课程将全面介绍 VHDL 语言。重点是编写可靠的可综合代码，以及足够的仿真代码以编写可行的测试平台。涉及结构、寄存器传送级（RTL）和行为编码风格。本课程主要针对 Xilinx 器件和 FPGA 器件。通过使用自顶向下的综合设计方法，可以将获取的信息应用于任何数字设计。... 阅读详情

2018-09-20 | VHDL

【视频】基线

使用 Xilinx 推荐的基线程序逐步满足时序收敛要求。

2018-09-20 | 基线, 时序收敛

MPSOC之3——centos环境配置及petalinux安装及使用

作者：liuwanpeng ubuntu虽然能正常安装，但是build时会出现闪退情况，闪退后一切归零，没啥错误提示，改用centos来安装petalinux。 0.环境 vmware pro 14，centos 7.3 petalinux 2017.2 1.petalinux安装环境配置除了python,其他都用yum直接安装即可,安装UG1144里的所有库 python安装过程： wget... 阅读详情

2018-09-20 | MPSoC, Petalinux

基于Vivado HLS的Canny算法实时加速设计

作者：谭检成1，2，吴定祥2，3，李明鑫1，2，唐立军1，2；2018年电子技术应用第9期摘要：针对Canny边缘检测算法在实时图像处理过程中运算耗时长、数据运算量大的缺点，研究了利用Vivado HLS实现Canny边缘检测算法的硬件加速方法。该方法由FPGA的逻辑资源生成算法对应的RTL级硬件电路，实现算法硬件加速。实验结果表明，该方法能快速实时检测图像边缘，... 阅读详情

2018-09-19 | Canny算法, Vivado HLS, 边缘检测

Vivado HLS 入门实验

当我们安装好Vivado 的时候，也同时装好了Vivado HLS.。这是个什么东西？我就有一种想一探究的感觉。网上一查，Vivado High-Level Synthesis。学习了一段时间的Zynq 7000，找了一个HLS的教程，就开始了如下入门实验，体验高级语言综合设计IP。Vivado HLS是Xilinx 推出的高层次综合工具，采用C/C++语言进行FPGA设计。... 阅读详情

2018-09-19 | Vivado HLS

Xilinx 亮相世界人工智能大会（WAIC2018） —— 创芯引领时代，智能改变未来

自适应和智能计算领域的领导企业赛灵思公司（Xilinx）将出席本周于上海·西岸艺术中心举行的为期4天的 2018 世界人工智能大会。赛灵思公司全球副总裁兼首席技术官 Ivo Bolsens 将在会中做“面向机器学习领域的特定计算架构” 的主题演讲。同时，来自深鉴科技（现属赛灵思公司）联合创始人兼CEO，姚颂也将给与会者带来“深度学习算法加速器的演进” 的主题演讲。本次大会以“人工智能赋能新时代... 阅读详情

2018-09-19 | WAIC2018, 人工智能

XDF 倒计时：部分参展方案露出！！

随着赛灵思开发者大会（XDF）日益临近，越来越多的小伙伴开始迫不及待地发布了他们所带来的方案和产品，大家是不是有一点点小激动呢？10 月 16 日，我们在长安街畔等您光临。部分方案演示以下是部分参展商及参展方案介绍，约不约？？友情提醒，开放注册还只剩下 15 天了！！！

2018-09-19 | XDF-2018

学会System Generator（18）——音频信号采集与输出

本文是该系列的第18篇。数字信号处理的内容博大精深，音频信号处理、数字图像处理、雷达信号处理等等都属于DSP系统。从本文开始将记录一些简单的音频信号处理算法在System Generator中的实现方法。本文将介绍如何搭建音频信号的采集与输出模型。音频信号基础概念音频信号属于一维信号，一些基本概念如下：采样频率：根据奈奎斯特采样定理，采样频率Fs应该不低于声音信号中最高频率2倍。... 阅读详情

2018-09-19 | System Generator, 音频信号采集