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掌握多轴机器人技术：详细步骤指南
智多晶高精度PWM控制方案
五项功能可提升边缘端嵌入式 AI 性能
“together we advance_data centers（同超越，共成就_数据中心）”发布会回顾
基于AMD有史以来性能最强的“Zen 4”核心，该处理器可提供业界领先的性能和能效
2022-11-28 |
EPYC处理器
,
数据中心
Vivado Design Suite Tcl 命令参考指南
本指南涵盖了以下设计流程：硬件、IP和平台开发。
2022-11-25 |
Tcl命令
,
Vivado
,
UG835
,
每日头条
Xilinx FPGA资源解析与使用系列——Transceiver（十）PRBS、RX Equalizer、CDR
我们主要关注的是TXDIFFCTRL 摆幅、Pre-Emphasis 预加重、Post-Emphasis 去加重
2022-11-25 |
FPGA资源
,
Transceiver
MIPI-DSI概述
新的DSI-2协议定义了两个高速串行数据传输接口选项
2022-11-25 |
MIPI-DSI
,
FPGA
DDR3 控制器设计（6）——DDR3 的读写模块添加 FIFO 接口设计
在读写模块的基础上添加 FIFO 接口，包括写指令 FIFO、写数据 FIFO
2022-11-25 |
DDR3
,
FIFO接口
宜鼎推出采用Kria K26的低延迟、低功耗FPGA平台
宜鼎FPGA平台采用AMD Xilinx Kria K26系统模块，不仅能够加速AI演算，同时具备低延迟、低功耗特性
2022-11-24 |
KRIA
,
K26
,
AI
,
每日头条
VIVADO的综合属性ASYNC_REG
跨时钟域设计（CDC）是个老生常谈的问题，各种笔面试都很喜欢考。其场景很多很杂
2022-11-24 |
Vivado
,
XDC
Xilinx UltraScale+ RFSoC Gen 3 ZU4x 电源和时序
具有该性能水平的 SoC 片上系统需要大电流电源，并且要求电源具有可靠的稳压性能和抖动极低的时钟源。
2022-11-24 |
RFSoC
,
ZU4x
Vivado的报错：Opt 31-67
最近遇到了一个vivado的报错，也算是一个比较低级的错误了，但是有值得思考的地方，这里分享下。
2022-11-24 |
Vivado
市值反超Intel，AMD的逆袭故事！
如果按照市值计算，Advanced Micro Devices今年是首次超越了英特尔，并创造了历史
2022-11-23 |
AMD
,
每日头条
DFX流程（2）——非项目模式下的DFX
Vivado同时支持在工程模式以及非工程模式中使用DFX流程，这里我们先从非工程模式开始介绍。
2022-11-23 |
DFX
,
每日头条
,
Vivado
Xilinx FPGA资源解析与使用系列——Transceiver（九）TX buffer使用和旁路
在GTX/GTH收发器 TX链路中有两个内部并行时钟作用于PCS：PMA并行时钟(XCLK)和TXUSRCLK时钟域
2022-11-23 |
FPGA资源
,
Transceiver
Xilinx Arch PCIE卡
FPGA开发，虽然说行业应用千奇百怪，但是回归到平台设计这款，对外无非接口，对内无非片内总线
2022-11-22 |
PCIe
,
FPGA
DDR3 控制器设计(5)——DDR3 的仲裁读写操作设计
在实验的基础上添加一个仲裁模块，控制写读指令的执行。
2022-11-22 |
DDR3
DFX流程（1）——DFX流程简介
从Ultrascale/Ultrascale+器件开始，大多数类型的逻辑资源都可以放到动态区域内，使得DFX功能的应用场景大大增加。
2022-11-22 |
DFX
,
每日头条
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