博客 | FPGA 开发圈

FPGA开发技巧备忘录——Vivado 自动日期版本号

我们在编译FPGA工程的时候一般需要对版本号的更新，一般来说都会有一个日期或者时间的版本标识

2022-10-13 | FPGA开发, Vivado

xdma使用小结

完成PC和FPGA通过pice接口的通信,主要是进行数据传输

2022-10-12 | XDMA

如何阅览vivado工程的时序分析报告——建立时间

本篇文章我们将通过vivado工程实例来向大家介绍如何读懂时序分析报告。

2022-10-12 | Vivado, 时序分析

基于 ZYNQ 的激光雷达三维建模

近年来，机器学习，无人驾驶等领域是十分热门的研究话题。在这些领域中，电脑对环境的感知十分重要。

2022-10-10 | Zynq, 激光雷达

Vitis AI学习笔记(2): Vitis 开发套件的下载和安装

本文档参考自Vitis Unified Software Platform Documentation Application Acceleration Development-UG1393 (v2020.2) .

2022-10-10 | Vitis AI, Vitis

时序分析基本概念（一）——建立时间

以上升沿锁存为例，建立时间（Tsu）是指在时钟翻转之前输入的数据D必须保持稳定的时间。

2022-10-09 | 时序分析

ZYNQ C++ 访问PL物理地址

Linux 下应用程序要通过设备驱动程序来访问外设。这就需要在设备树中添加设备，并且编写设备驱动程序。

2022-09-30 | Zynq

Xilinx 7系列SelectIO结构之DCI（动态可控阻抗）技术（二）

本文我们重点介绍一下内容：7系列FPGA DCI使用规则，DCI在HSTL和SSTL I/O标准中的使用举例

2022-09-29 | 7系列FPGA, SelectIO, DCI

JESD204接口调试总结——JESD204B调试界面

多掌握的技能总是会派上用场的时候，这里我又要用VB.net来方便自己的调试。

2022-09-29 | JESD204接口, JESD204B

FPGA静态时序分析简单解读

任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式，老实说很晦涩，而且总能看到不同的版本

2022-09-28 | 静态时序分析

FPGA知识查漏补缺——为什么setup summary和hold suammay的data path延时不一致

这两天，我第一次到xilinx的官方论坛去问问题，因为这几天有一个问题困扰着我，以前怎么注意的地方

2022-09-28 | FPGA知识

JESD204接口调试总结——一次建链不稳定问题的解决

JESD链路的复位遵循先复位发端，在复位收端的原则。在我们之前操作中，首先复位了FPGA的JESD核

2022-09-27 | JESD204接口

在WSL下配置与安装Petalinux 2020.2

本文将在WSL2 Ubuntu18.04下配置Petalinux 2020.2

2022-09-27 | WSL, Petalinux-2020.2

fpga ram初始化文件coe与mif

本文介绍使用coe初始化xilinx fpga ram和使用mif文件初始化intel fpga ram的方法。

2022-09-27 | FPGA设计

set_output_delay如何约束？

顾名思义，output_delay就是指输出端口的数据相对于参数时钟边沿的延时。

2022-09-26 | 时钟约束

每日头条

Vivado Design Suite 用户指南: 设计分析与收敛技巧

本文档涵盖了如何驱动 AMD Vivado™ Design Suite 来分析和改善您的设计

AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计 CED 示例

本文可让开发者们看懂 AMD Vivado™ Design Tool 2023.2 中的“AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计”CED 示例。

AMD 以太网设计示例

AMD 提供了支持不同速度的多种以太网 IP。此外，还提供了设计示例供用户用作参考。请参阅以下以太网设计示例列表。

基于VDMA的远程图像采集系统参考设计

本参考设计基于ZYNQ开发板，使用VDMA做原始图像采集系统，在petalinux下做服务器，通过Socket发送图像至Windows或者Linux上位机。

劳特巴赫利用 Zynq 突破嵌入式系统设计极限

劳特巴赫的 PowerDebug 模块设计选用了 AMD Zynq™ UltraScale+™ MPSoC。该器件以优化的异构处理引擎组合形式提供了出色的处理、I/O 和内存带宽

在 Windows 10 上创建并运行 AMD Vitis™ 视觉库示例

本篇文章将演示创建一个使用 AMD Vitis™ 视觉库的 Vitis HLS 组件的全过程。此处使用的是 Vitis Unified IDE。

DPU Fingerprint详解

本文将会详细介绍关于DPU Fingerprint的相关内容，并提供此类校验失败问题的检查手段和解决方案。

如何在Vivado中使用多个仿真集？

Vivado 具有一个功能特性，能够将这些文件便利地排列组合为多个可轻松访问的不同仿真集。本文描述了如何在 Vivado 中使用多个仿真集。