博客 | FPGA 开发圈

你的FPGA测试是小步快跑、快速迭代吗？

在FPGA项目中，相信很多人都遇到过一种情况

2023-08-14 | FPGA测试

AXI接口 DDR IP核使用技巧——DDR接口专栏（四）

本文向大家介绍一种更简单快捷的读写DDR数据方法

2023-08-11 | AXI接口, DDR接口, IP核

FPGA之RTL命名规范的"三字经"

HDL会涉及到标识符，标识符适用于定义常数，变量，信号，端口

2023-08-10 | FPGA, RTL

FPGA常用存储资源大全（RAM、ROM、CAM、SRAM、DRAM、FLASH

本文主要介绍FPGA中常用的RAM、ROM、CAM、SRAM、DRAM、FLASH等资源

2023-08-10 | FPGA, 存储

FPGA的建立时间和保持时间（面试必问）

需要注意的是，物理器件都是有延时的，包括线延时

2023-08-08 | FPGA

为自己的板卡制作Pynq

如何为自己的ZYNQ板卡创建 Pynq 镜像

2023-08-07 | PYNQ, Zynq

Vivado-TLC5620驱动教程

在FPGA处理完数字信号之后，我们有些情况下是需要将数字信号转变为模拟信号再输出的

2023-08-04 | Vivado, TLC5620

快速上手DDR读写例程——DDR接口专栏（三）

本文将向大家介绍如何使用DDR IP核的Native接口来对DDR进行读写操作

2023-08-04 | DDR, 高速接口

Vivado 仿真器和代码覆盖率

编写 HDL 通常是 FPGA 开发中耗时最少的部分，最具挑战性和最耗时的部分可能是验证

2023-08-03 | Vivado, 仿真器

FPGA频率测量--直接频率测量法

频率测量在电子设计和测量领域中经常用到，因此对频率测量方法的研究在实际工程应用中具有重要意义

2023-08-02 | 频率测量

Vitis HLS 2021.2 Windows OpenCV环境配置

打开cmake-gui.exe，点击Browse Source选择你解压出来的OpenCV Source目录

2023-08-02 | Vitis HLS, OpenCV

FPGA工程师必备的 10 项技能

本文介绍FPGA 设计工程师需要的 10 项有用技能

2023-08-01 | FPGA工程师, FPGA

使用Vivado的Block Design详细步骤

选择创建Block Design并命名，点击Add IP,并选择ZYNQ7

2023-07-31 | Vivado, Zynq

二分法查表在FPGA中的应用

二分法查找算法是在软件中广泛应用的一种算法，那么在FPGA的设计中是否可以用这种算法呢？

2023-07-31 | 二分法, FPGA

Vivado-TLC549驱动设计

在生活中，数模转换的例子到处可见。但是在我们做FPGA设计时

2023-07-28 | Vivado, TLC549

每日头条

如何在Vivado中使用多个仿真集？

Vivado 具有一个功能特性，能够将这些文件便利地排列组合为多个可轻松访问的不同仿真集。本文描述了如何在 Vivado 中使用多个仿真集。

如何在RTL代码中利用外部文件初始化RAM内容

本文主要讨论一下如何在外部数据文件中指定RAM 初始内容。

AMD Versal AI Edge 自适应计算加速平台之体验ARM，裸机输出(7)

本章使用一个简单的串口打印来体验一下Vivado Vitis和PS端的特性

产品升级！亚科鸿禹推出更大规模验证容量的融合Emulator--HyperSemu2.0！

HyperSemu2.0为用户提供近2亿门验证容量和稳定高效的系统运行，满足更前沿数字设计更多维验证场景的应用需求。

第二代 Versal Prime 系列适合嵌入式系统设计的五大原因

AMD 第二代 Versal Prime 系列自适应 SoC 兼具性能和效率，具备更高水平的标量性能和世界领先的可编程逻辑，可实现出色的灵活设计。

五项功能可提升边缘端嵌入式 AI 性能

AI 驱动型系统正催生指数级算力需求，使得在紧凑的空间和功率限制内设计嵌入式应用变得更具挑战性。设计人员需要支持嵌入式 AI 系统中的所有计算阶段

如何在Vivado中用工程模式使用DFX流程

本文介绍在Vivado中用工程模式使用DFX流程以及需要注意的地方。

第二代 AMD Versal™ 自适应 SoC 助力 AI 驱动型嵌入式系统实现单芯片智能性

AMD 第二代 Versal AI Edge 系列和第二代 Versal Prime 系列自适应 SoC 为 AI 驱动和经典的嵌入式系统提供了单芯片智能性实现性能