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Vitis下载安装尝试

2023-06-16 | Vitis

FIFO设计（Verilog）

2023-06-16 | FIFO设计

同步 FIFO、LIFO/Stack

2023-06-15 | FPGA, FIFO

AMBA4——“无聊的”Narrow transfers

2023-06-13 | AMBA4

HLS 设计数字时钟

2023-06-12 | HLS设计, 数字时钟

FPGA问答系列--clock skew是影响时序收敛吗？

2023-06-12 | FPGA问答, 时序收敛

hash算法在FPGA中的实现（二）——hash链表

2023-06-12 | hash算法, FPGA

基于Ultra96v2的卷积神经网络终端部署

2023-06-09 | Ultra96-V2, 卷积神经网络, PYNQ

基于Xilinx K7-410T的高速DAC之AD9129开发笔记（一）

2023-06-09 | AD9129, DAC

FPGA 的数字信号处理：重写 FIR 逻辑以满足时序要求

2023-06-08 | 数字信号处理, FPGA, 时序

Xilinx FPGA DDR3设计（三）DDR3 IP核详解及读写测试

2023-06-06 | DDR3, IP核

FPGA零基础学习之Vivado-ROM使用教程

2023-06-06 | FPGA, ROM

FPGA 的数字信号处理：Verilog 实现简单的 FIR 滤波器

2023-06-06 | FPGA, 数字信号处理, Verilog, FIR滤波器

hash算法在FPGA中的实现（一）——hash表的组建

2023-06-05 | hash算法, FPGA

Vivado Schematic中的实线和虚线有什么区别？

2023-06-05 | Vivado