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Vivado设置默认编辑器为Gvim的方法
在设计代码的时候，大部分人都是习惯于使用外部的编辑器进行设计，而不是使用vivado自带的编辑器
2022-08-03 |
Vivado
,
Gvim
在 Vivado 将程序烧写固化到 flash
通常对FPGA下载程序时，会采用JTAG口下载，完成好HDL设计，并且验证无误后，对设计文件进行综合，布局布线以及生成比特流文件
2022-08-02 |
Vivado
,
程序固化
Vivado HLS学习（一）
HLS现在应该算是比较成熟了，其最大的吸引力就是可以采用纯C/C++或者System C来对FPGA进行编程，相对于VHDL和Verilog更加容易上手
2022-08-01 |
Vivado HLS
Xilinx AX7103 MicroBalze学习笔记——MicroBlaze AXI4 接口之 DDR 读写实验
AXI 协议是一种高性能、高带宽、低延迟的片内总线，具有如下特点
2022-08-01 |
AX7103
,
MicroBalze
Vivado DDR4仿真
首先新建ddr的IP，具体每个参数的含义，可以参考之前写的《Virtex7 Microblaze下DDR3测试再右键》，打开IP的Example Design
2022-08-01 |
Vivado
,
DDR4
,
仿真
Petalinux 一些常用命令备忘
工作中经常使用petalinux工具生成zynq的启动镜像，有些命令长时间不用容易忘记，有些命令太长记起来费劲
2022-07-29 |
Petalinux
Xilinx AX7103 MicroBalze学习笔记——MicroBlaze 自定义 IP 核封装实验
本节介绍基于 MicroBlaze 的自定义 IP 核封装实验，实验任务是通过自定义一个呼吸灯 IP 核，来控制 LED 呈现呼吸灯的效果
2022-07-29 |
AX7103
,
MicroBalze
FIFO的应用
这里重点介绍下FIFO和RAM不一样的地方，以及在工程使用中的一些问题。
2022-07-29 |
FIFO
AHB总线学习（一）
AHB相比于APB，强大的不是一点半点，其主要是针对高效率、高频宽以及快速系统模块而设计的。也可以通过AHB-APB桥来连接APB总线系统。
2022-07-29 |
AHB总线
触发器基础与概述
触发器（flip flop）是具有两种稳定状态的电子电路，可用于存储二进制数据。存储的数据可以通过应用不同输入来更改。
2022-07-28 |
触发器
RAM的应用
本文主要从工程角度出发，阐述RAM在工程中的实际问题。
2022-07-28 |
RAM
Vivado的DFX（Dynamic Function eXchange）功能
DFX功能实际上就是部分可重配置功能，开启可重配置功能时，FPGA内部的逻辑可以分割为两种不同类型
2022-07-28 |
DFX
,
Vivado
Xilinx 7系列SelectIO结构之IO属性和约束
通过属性或者约束可以访问7系列FPGA I/O资源某些特性。本文我们介绍和I/O资源相关的属性和约束
2022-07-27 |
SelectIO
,
7系列FPGA
基于Xilinx的时序分析与约束（1）——什么是时序分析？什么是时序约束？什么又是时序收敛？
这个专栏，我会从时序分析、时序约束和时序收敛3个方面来一起学习基于Xilinx FPGA和Vivado开发平台的FPGA时序相关内容。
2022-07-27 |
时序分析
,
时序约束
,
时序收敛
FPGA Base 循环、条件生成语句
在FPGA编码的时候，如果多使用生成块语句，敲代码的时间大大减少。但是，代码的可读性会更高。
2022-07-27 |
Verilog
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