博客 | FPGA 开发圈

数字信号处理（一）：Xilinx Vivado DDS IP核设计实例

本文我们通过例化Xilinx公司的DDS IP核来产生混频器本振输入频率，并给出Modelsim仿真测试结果。

2022-08-19 | Vivado, 数字信号处理, DDS

Xilinx：K7 DDR3 IP核配置教程

MIG IP控制器是Xilinx为用户提供的一个用于DDR控制的IP核，方便用户在即使不了解DDR的控制

2022-08-18 | DDR3, IP核

FPGA开发技巧备忘录——modelsim独立仿真vivado平台工程

如果只是纯的.v文件仿真那很容易操作，主要是涉及到IP核，那么就必须要对vivado的IP核的库文件进行编译

2022-08-18 | FPGA开发, Modelsim, Vivado

FPGA设计中DFX的应用

在FPGA的设计中的DFX主要是包括可测试性设计和可维护性设计这2大点。最终的目的是快速定位板上问题和后期维护阶段日常巡检诊断。

2022-08-17 | FPGA设计, DFX

一文看懂异步 FIFO 架构（三) 双时钟的异步 FIFO

该系列的第二部分描述了一种可能的双时钟设计的架构。在第三部分中，我们将探索另一种选择双时钟 FIFO 架构

2022-08-17 | FIFO

RAM IP核简介及实验

一片RAM中分为许多小格，每一片容量为36k，根据设定的位宽决定了这片RAM可以存放分为几格

2022-08-16 | RAM, IP核

史上最全的SpinalHDL运行VCS+Vivado教程

本篇文章来源于微信群中的网友，分享下在SpinalHDL里如何丝滑的运行VCS跑Vivado相关仿真。

2022-08-16 | SpinalHDL, Vivado教程

Serdes系列总结——Xilinx ibert IP使用

IBERT ip的设置非常简单，只要设置好serdes管脚对应的信息即可，生成的example直接是可以生成bit

2022-08-15 | SerDes

资源和时序优化之一

对于搞FPGA的人来说，资源和时序的优化，应该是一个永恒的话题

2022-08-15 | 时序

一文看懂异步 FIFO 架构（二) 读写时钟独立的异步 FIFO

在本系列的前一部分中，我们看到了如何使用以下方法设计同步 FIFO一个双端口、非寄存输出 RAM。

2022-08-15 | FIFO

Serdes系列总结——Xilinx serdes IP使用（三）——12G serdes

12.16512G的serdes，一个输入为64bit，输出为64bit的6664B编码的4对serdes例程，参考时钟为122.88MHz

2022-08-12 | SerDes

FPGA的复位设计

无论是FPGA开发还是芯片开发，其中一个重要的环节就是复位设计，本文主要说明FPGA的复位设计

2022-08-12 | FPGA复位

Vivado HLS学习（四）

数组在RTL中映射为memory，一般HLS会自动决定最合适的memory，但也支持通过RESOURCE指令具体的memory实现

2022-08-12 | Vivado HLS

FPGA Xilinx MMCM深入学习

研究7系列MMCME2_ADV原语，看能否自己对MMCME2_ADV封装，这样避免工程在不同器件及版本之间切换

2022-08-12 | MMCM

如何实现FPGA的可重复性设计

满足设计中的时序要求本身可能很困难，所以生成 100% 可重复的时序设计似乎是不可能的。

2022-08-11 | FPGA, WP361, HDL设计

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利用成本优化型 FPGA 和自适应 SoC 释放创新潜能

本电子书主要侧重于为读者介绍成本优化型 FPGA 和自适应 SoC 技术，说明这些技术如何在不降低性能或效率的前提下，为硬件设计提供软件编程能力带来的灵活性优势。

CPM5 QDMA 的 Versal Tandem PCIe启动流程介绍

本文将从硬件设计和驱动使用两个方面介绍基于CPM5 QDMA 的 Versal Tandem设计和启动流程。

Vivado Design Suite 用户指南: 设计分析与收敛技巧

本文档涵盖了如何驱动 AMD Vivado™ Design Suite 来分析和改善您的设计

AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计 CED 示例

本文可让开发者们看懂 AMD Vivado™ Design Tool 2023.2 中的“AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计”CED 示例。

AMD 以太网设计示例

AMD 提供了支持不同速度的多种以太网 IP。此外，还提供了设计示例供用户用作参考。请参阅以下以太网设计示例列表。

基于VDMA的远程图像采集系统参考设计

本参考设计基于ZYNQ开发板，使用VDMA做原始图像采集系统，在petalinux下做服务器，通过Socket发送图像至Windows或者Linux上位机。

劳特巴赫利用 Zynq 突破嵌入式系统设计极限

劳特巴赫的 PowerDebug 模块设计选用了 AMD Zynq™ UltraScale+™ MPSoC。该器件以优化的异构处理引擎组合形式提供了出色的处理、I/O 和内存带宽

在 Windows 10 上创建并运行 AMD Vitis™ 视觉库示例

本篇文章将演示创建一个使用 AMD Vitis™ 视觉库的 Vitis HLS 组件的全过程。此处使用的是 Vitis Unified IDE。