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掌握多轴机器人技术：详细步骤指南
智多晶高精度PWM控制方案
五项功能可提升边缘端嵌入式 AI 性能
【下载】Zynq UltraScale+ MPSoC 数据手册: DC 和 AC 开关特性
赛灵思 Zynq® UltraScale+™ MPSoC 支持 -3、-2 和 -1 速度等级，其中，-3E 器件性能最高。-2LE 和 -1LI 器件可以 0.85V 或 0.72V 的VCCINT 电压工作，专为实现更低的最大静态功耗而设计。使用以 VCCINT = 0.85V 工作的 -2LE 和 -1LI 器件时，L 器件的速度规格与 -2I 或-1I 速度等级相同。
2020-01-17 |
Zynq UltraScale+
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MPSoC
【视频】XDF 2019演讲回放 | XRT-加速运行时
归根结底，所有加速运行时都从根本上执行三个相关任务：内存分配，内存迁移和计算顺序。 在那把伞下隐藏了很多功能！ 在本节中，我们将深入研究Xilinx运行时，以研究硬件加速的“软方面”的细微差别和表达能力。
2020-01-17 |
XDF 2019
视频系列 35 - 糟糕！我的视频设计无法运行！这可如何是好？
本篇博文并非技术类文章，但无疑是专为技术人员撰写的。完成几个项目之后，您心知肚明这些项目能够一蹴而就或多或少都掺杂些运气成分。您可能会遇到人为错误、事先未曾预料到的困难、甚至是超出您控制的问题（比如，源端 (source) 或接收端 (sink) 设备的问题）。
2020-01-17 |
视频
大家一致避免使用的锁存器为什么依然存在于FPGA中？我们对锁存器有什么误解？
在FPGA的设计中，避免使用锁存器是几乎所有FPGA工程师的共识，Xilinx和Altera也在手册中提示大家要慎用锁存器，除非你明确知道你确实需要一个latch来解决问题。而且目前网上大多数文章都对锁存器有个误解，我们后面会详细说明。
2020-01-16 |
锁存器
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FPGA
Xilinx ISV 看台 | 锐文科技：用 Open vSwitch 解放 CPU
锐文科技 CTO闫燕：由于带宽的提升，比如升到25G，甚至100G 的情况时，普通的CPU是没有办法满足网络上的业务的，它需要绑定几个CPU核来做网络加速。而我们的方案可以节省CPU的资源，把CPU本身做的网络上的业务卸载到FPGA里来做，从而大大提升CPU的效率。
2020-01-16 |
Xilinx
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锐文科技
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XDF 2019
Xilinx ISV 看台 | 雪湖科技：推荐算法，让机器更懂你的心
不知不觉之中，大家发现可能机器（手机，电脑）可能比您自己更懂您，在您浏览网页和采购商品的时候，给您推荐的往往都很契合自己某一方面的特点和需求。这个变化就是得益于后台运行着的推荐算法。正因为有了 FPGA 强大的计算能力，让这样的海量检索与分析可以让互联网内容供应商以用户毫无察觉的速度将之付诸实现。
2020-01-16 |
Xilinx
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雪湖科技
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XDF 2019
Xilinx 北京隆重进驻新址，新十年“芯”征程全面启航
2020年1月15日，自适应和智能计算的全球领导者赛灵思公司（纳斯达克股票代码：XLNX）在位于北京市朝阳区安定路5号院的中海国际中心新办公室，举行赛灵思北京办公室乔迁庆典，隆重庆祝公司进驻新址。
2020-01-16 |
Xilinx
Xilinx Vitis 科研冬令营启动，产学研联手打造定制计算人才
在数据驱动的人工智能摧枯拉朽般冲击各种应用、衍生无数奇思妙想的今天，赛灵思前沿技术研究与学术合作部门隔空召唤：“Time to Innovation, Time to Paper ” —创新的时候到了，发布学术论文的时候到了！
2020-01-15 |
Xilinx
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Vitis
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冬令营
【视频】XDF 2019演讲回放 | UltraFast方法论和时序收敛
本次会议将涵盖行业专家提供的一套全面的设计和约束方法，以加快产品上市时间，最大化设计密度并在Xilinx平台上提高性能。 您将有机会了解最新的Vivado实施功能，编译时间减少流程以及自动QoR建议。
2020-01-15 |
UltraFAST
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时序
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XDF 2019
【下载】Vivado Design Suite教程：嵌入式处理器硬件设计
本教程介绍了如何使用Vivado®集成开发环境（IDE）构建基本的Zynq®-7000SoC处理器和MicroBlaze™处理器设计。在本教程中，您将使用Vivado IP集成器构建处理器设计，然后使用Vitis™统一软件平台和Vivado集成逻辑分析器调试设计。
2020-01-15 |
硬件设计
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Vivado
FPGA时序约束之Tcl命令的对象及属性
在前面的章节中，我们用了很多Tcl的指令，但有些指令并没有把所有的参数多列出来解释，这一节，我们就把约束中的Tcl指令详细讲一下。
2020-01-15 |
FPGA
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时序约束
视频系列 34：Video Frame Buffer IP 入门指南（含 Vitis 中的应用示例）
Video Frame Buffer Read/Write IP 支持您将视频数据从存储器域（AXI4 存储器映射接口）迁移到 AXI4-Stream 接口，或反之亦然。
2020-01-15 |
Vitis
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Buffer
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视频
PCIE中的加扰与解扰
所谓加扰是将源数据流与一个随机序列异或后，再发送出去，异或操作完成后的数据流基本是伪随机的。PCIE数据发送端有加扰，数据接收端也有解扰操作，解扰与加扰使用相同的公式，必须完全同步，即LFSR使用相同的初始值。
2020-01-14 |
PCIe
详解FPGA的四大设计要点
FPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元（LE）。现在的FPGA不仅包含以前的LE,RAM也更大更快更灵活，管教IOB也更加的复杂，支持的IO类型也更多，而且内部还集成了一些特殊功能单元......
2020-01-14 |
FPGA
影响FPGA时序的进位链（Carry Chain），你用对了么？
在FPGA中我们写的最大的逻辑是什么？相信对大部分朋友来说应该是计数器，从最初板卡的测试时我们会闪烁LED，到复杂的AXI总线中产生地址或者last等信号，都会用到计数器，使用计数器那必然会用到进位链。
2020-01-14 |
FPGA
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时序
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