技术 | FPGA 开发圈

Vitis HLS AXI_master总线的突发读写概览

本文给大家分享系统级别的一些宏观概念以及如何预估 HLS 内核向 DDR 发送突发读写在各个步骤中的延迟。

2021-12-07 | Vitis-HLS

【工程师分享】PetaLinux指定Linux configuration文件

PetaLinux新特性，可以指定Linux configuration。Linux configuration文件要放在Linux代码的目录arch/arm64/configs里。使用petalinux-config配置时，指定文件名就可以，不用指定目录。

2021-12-07 | Petalinux

【工程师分享】更改Xilinx的Linux Kernel的默认选项，减小Linux大小

Xilinx 发布的Linux Kernel，默认包含了以下选项

2021-12-06 | Xilinx, LINUX

Kintex UltraScale FPGA KCU105 评估套件 - Maxim 集成功耗控制器重编程

Kintex UltraScale FPGA KCU105 评估套件使用 MAX15301 及 MAX15303 PMBus 稳压器以及 MAX20751E 主控基于 Maxim PMBus 的电源系统。

2021-12-03 | KCU105

面向Abstract shell的DFX

使用 DFX 有助于设计者转而采用更少或更小的器件，降低功耗并提高系统升级能力。随时按需加载功能，更有效利用芯片。

2021-11-30 | DFX

机器学习迅速发展　边缘设备实现视觉AI应用

就在边缘设备上部署解决方案而言，硬件必须拥有充足的算力，才能处理ML算法工作负载。人们可以使用各种深度学习处理单元(DPU)配置对Kria K26 SOM进行配置，还能根据性能要求，将最适用的配置整合到设计内。

2021-11-30 | 机器学习, 视觉AI, K26，每日头条

下载 | 为什么会出现“出口合规警示”的错误消息？

已注册并登录 Xilinx 产品许可证站点，在尝试下载 Xilinx 工具的时候，偶尔会弹出一条 “出口合规警示” 的提示消息。这条消息代表了什么？该如何操作才能继续下载？

2021-11-29 | Xilinx工具

Vivado 仿真器：我能在 Vivado 中从 VHDL 项目运行时序仿真吗？

我在 Vivado 中有个 VHDL 项目。 UG900 用户指南指出： “后综合和后实现时序仿真仅就 Verilog 提供支持。不支持 VHDL 时序仿真。” 这是否意味着我不能在 VHDL 项目中运行时序仿真？该项目有没有运行时序仿真的办法？

2021-11-26 | Vivado, VHDL, 时序仿真

如何远程共享和访问赛灵思器件？

本篇简介教程演示了如何共享并访问位于远程实验室内的开发板或归其它同事所有的开发板。

2021-11-25 | ZCU102

基于AD9371和Zynq UltraScale+ MPSOC 的多通道宽带通信平台

该文分析了多通道宽带通信平台需求和技术特征，提出了一种基于集成射频芯片AD9371 和Zynq UltraScale+ MPSOC 的多通道宽带通信平台解决方案

2021-11-19 | AD9371, Zynq-UltraScale+ MPSOC

Xilinx系列FPGA 进位链延时实现简介

FPGA芯片的三个主要资源主要包括可配置逻辑单元（CLB）、存储单元、运算单元、一流的I / O资源和布线资源等。其中，CLB在FPGA中最丰富，在7系列的FPGA中，一个CLB中有两个Slice，Slice中包含4个LUT6、3个数据选择器MUX，两个独立进位链（Carry4，Ultrascale是CARRY8）和8个主轴。这里我们主要介绍Carry4。

2021-11-18 | FPGA, 进位链

Kintex UltraScale+ FPGA KCU116 评估套件 - Maxim 集成功耗控制器重编程

Kintex UltraScale+ FPGA KCU116 评估套件使用 MAX15301 及 MAX15303 PMBus 稳压器以及 MAX20751E 主控基于 Maxim PMBus 的电源系统。如果在 KCU116 上遇到了电源问题，可能就必须使用 Maxim InTune PowerTool 线缆重新编程这些器件。

2021-11-16 | KCU116