在Vivado中，可能由于某些逻辑输入悬空而导致Implementation的opt_design时会错

同步电路系统设计将系统状态的变化与时钟信号同步，并通过这种理想化的方式降低电路设计难度。同步电路设计是FPGA设计的基础。但是伴随着集成电路的微缩化和大规模化，同步式电路的一些问题也显现出来。

使用 Vivado 2021.1 或更高版本实现的所有 Versal 集成内存控制器接口都支持 2D 眼图扫描功能。2D Eye Scan 可用于检查每个字节通道的健康状况，并允许图形比较以快速识别布局和开发板相关问题。

以前为ARM64编译软件包，直接在Makefile里指定交叉编译器、sysroot的路径，就能成功编译。

在 Zynq UltraScale+ MPSoC/RFSoC 器件中，Linux CPU Idle 默认启用。启用后，Linux 会在 CPU 内核空闲时关闭它们（与 WFI 相对）。当连接xsdb时，这可能会导致问题。

RIFFA 是一种开源通信架构，它允许通过 PCIe 在用户的 FPGA IP 内核和 CPU 的主存储器之间实时交换数据。为了建立其逻辑通道，RIFFA 在 CPU 端拥有一系列软件库，在 FPGA 端拥有 IP 核。本文主要针对其中的DMA性能（Scatter-Gather DMA）进行测试。