FPGA 开发圈 | FPGA 社区

提供显著跳频(FH)优势的下一代软件定义无线电(SDR)收发器

本文深入探讨了跳频(FH)的概念，以及如何通过灵活设计 ADRV9002 SDR 收发器的锁相环(PLL)架构来实现四大跳频特性。

2021-12-09 | SDR收发器, 软件定义无线电, ADRV9002

基于FPGA的TDC延时设计

采用FPGA的CARRY4进位单元，每个CARRY4的COUT连接到下一个CARRY4的CIN，这样级联起来，形成延时链；每个COUT做为抽头输出到触发器，通过本地时钟进行数据采样

2021-12-09 | FPGA, TDC

FPGA芯片同时识别22张人脸，总共需要几步？

FPGA被称为万能芯片，通过逻辑编程，可以实现基本上所有功能。那么问题来了，所以如果用FPGA加速人工智能，实现深度学习算法，难度大不大？

2021-12-08 | FPGA芯片, 人脸识别, kv260, 每日头条

Xilinx FPGA平台DDR3设计保姆式教程（2）——DDR3各时钟频率及带宽分析

对FPGA而言，时钟就是脉搏，必须理解透彻！

2021-12-08 | DDR3

探索高性能 5G 无线方案

作为一项可以改变整个游戏规则的技术，5G正在重塑新格局并呈现出三大新趋势：遵循尼尔森定律，带宽需求继续以每年接近50%的速度增长；Open RAN 巅峰了传统端到端的封闭系统，新机遇不断涌现

2021-12-08 | 5G网络

Alveo助力快手打造核心业务技术护城河

快手将赛灵思 Alveo 加速器卡应用于 ASR 服务，是 FPGA 在国内大规模直播及短视频自动语音识别场景落地的首个成功案例。

2021-12-08 | Alveo, 快手, ASR

Vitis HLS AXI_master总线的突发读写概览

本文给大家分享系统级别的一些宏观概念以及如何预估 HLS 内核向 DDR 发送突发读写在各个步骤中的延迟。

2021-12-07 | Vitis-HLS

FPGA的虚拟时钟如何使用？

在我之前写的FPGA时序约束教程中，有一篇中讲到了虚拟时钟，但文中对虚拟时钟的应用介绍的还不够详细，因此这里我们再对虚拟时钟做一个更加细致的介绍。

2021-12-07 | FPGA, 时序约束

【工程师分享】PetaLinux指定Linux configuration文件

PetaLinux新特性，可以指定Linux configuration。Linux configuration文件要放在Linux代码的目录arch/arm64/configs里。使用petalinux-config配置时，指定文件名就可以，不用指定目录。

2021-12-07 | Petalinux

快手使用 Xilinx 技术为大规模直播和视频应用提供 ASR 服务

了解 Xilinx Alveo™ U50LV 加速卡如何为快手的 ASR 服务提供低延迟和高吞吐量优势。

2021-12-07 | Alveo-U50, ASR, 快手

视觉AI玩家请注意！Xilinx 视觉和机器学习体验课来啦！

作为与赛灵思合作最为紧密的技术分销伙伴，安富利将在下周携手赛灵思和安森美于12月7日-9日在福州市、厦门市、深圳市几个城市中巡回举办“Kria SOM Workshop”的活动。

2021-12-06 | 视觉AI, 机器学习, 人工智能

【工程师分享】更改Xilinx的Linux Kernel的默认选项，减小Linux大小

Xilinx 发布的Linux Kernel，默认包含了以下选项

2021-12-06 | Xilinx, LINUX

Xilinx FPGA平台DDR3设计保姆式教程（1）——DDR3基础简介

DDR3全称double-data-rate 3 synchronous dynamic RAM，即第三代双倍速率同步动态随机存储器。所谓同步，是指DDR3数据的读取写入是按时钟同步的

2021-12-06 | DDR3

基于米联客MA703FA开发板的MicroBlaze LWIP千兆以太网例程

Xilinx FPGA MicroBlaze使用AXI 1G/2.5G Ethernet Subsystem（= Tri Mode Ethernet MAC + AXI Ethernet Buffer）以太网IP核驱动RTL8211FD千兆网口，并使用lwip2.1.2协议栈建立http服务器，支持IPv6

2021-12-06 | MA703FA, MicroBlaze, 千兆以太网

Kintex UltraScale FPGA KCU105 评估套件 - Maxim 集成功耗控制器重编程

Kintex UltraScale FPGA KCU105 评估套件使用 MAX15301 及 MAX15303 PMBus 稳压器以及 MAX20751E 主控基于 Maxim PMBus 的电源系统。

2021-12-03 | KCU105

每日头条

CPM5 QDMA 的 Versal Tandem PCIe启动流程介绍

本文将从硬件设计和驱动使用两个方面介绍基于CPM5 QDMA 的 Versal Tandem设计和启动流程。

Vivado Design Suite 用户指南: 设计分析与收敛技巧

本文档涵盖了如何驱动 AMD Vivado™ Design Suite 来分析和改善您的设计

AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计 CED 示例

本文可让开发者们看懂 AMD Vivado™ Design Tool 2023.2 中的“AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计”CED 示例。

AMD 以太网设计示例

AMD 提供了支持不同速度的多种以太网 IP。此外，还提供了设计示例供用户用作参考。请参阅以下以太网设计示例列表。

基于VDMA的远程图像采集系统参考设计

本参考设计基于ZYNQ开发板，使用VDMA做原始图像采集系统，在petalinux下做服务器，通过Socket发送图像至Windows或者Linux上位机。

劳特巴赫利用 Zynq 突破嵌入式系统设计极限

劳特巴赫的 PowerDebug 模块设计选用了 AMD Zynq™ UltraScale+™ MPSoC。该器件以优化的异构处理引擎组合形式提供了出色的处理、I/O 和内存带宽

在 Windows 10 上创建并运行 AMD Vitis™ 视觉库示例

本篇文章将演示创建一个使用 AMD Vitis™ 视觉库的 Vitis HLS 组件的全过程。此处使用的是 Vitis Unified IDE。

DPU Fingerprint详解

本文将会详细介绍关于DPU Fingerprint的相关内容，并提供此类校验失败问题的检查手段和解决方案。