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技术
AXI总线协议时序
由于ZYNQ架构和常用接口IP核经常出现 AXI协议,赛灵思的协议手册讲解时序比较分散。所以笔者收藏AXI协议的几种时序,方便编程。
2019-09-11 |
AXI总线
ZYNQ进阶之路1--PL流水灯设计
xilinx ZYNQ-7000系列芯片将处理器的软件可编程能力与FPGA的硬件可编程能力实现了完美结合,有低功耗和低成本等系统优势,可以实现无与伦比的系统性能、灵活性和可扩展性,同时可以加速产品的上市进程。与传统的SoC处理解决方案不同,ZYNQ-7000器件的灵活可编程逻辑能实现优化与差异化功能,使设计人员可以根据大部分应用的要求添加外设和加速器。
2019-09-11 |
Zynq
,
Zynq-7000
一文读懂视频编解码原理
谈到视频的编解码,我们会自然地想到H.264、HEVC/H.265这些权威的视频编解码标准;谈到标准,有人觉得这个是有专门机构去研究的,我们关心应用就好;即使有兴趣读了标准和相关技术,面对更多的是各种数学公式和术语,如协方差、傅立叶变换、高频、滤波等等,需要花更多时间去理解。
2019-09-10 |
视频编解码
聊聊 Python 的内置电池
最近,我突然想到一个问题:相比其它语言,有哪些概念或习惯叫法是 Python 特有的?在朋友圈提出这个问题后,我得到最多的回复是——Pythonic 。这个回复一点都不意外,名字中自带 Python 的,当然是特有的啦,与它相似的,还有 Pythonista 。
2019-09-10 |
undefined
Xilinx zynqMP开发基本步骤
使用Vivado 工具生成 .hdf文件,比如ZU9_cpu.hdf;使用SDK工具生成FSBL。FSBL的作用主要是初始化PLL,DDR,MIO管脚分配,烧写FPGA,运行uboot等。核心代码代码位于psu_init.c中。
2019-09-10 |
Xilinx
,
Zynq
ZYNQ-双核通信
今天,我们聊聊双核通信。双核通信的基础是已经建立好了双核工程,且配置完成。两个CPU之间传递数据,采用了共享内存,共享内存设置在OCM(On Chip Memory)内。
2019-09-09 |
Zynq
,
双核通信
【vivado学习五】时序分析
典型的时序模型由发起寄存器、组合逻辑和捕获寄存器3部分组成,如图1所示形成了三条时钟路径:原时钟路径(Source Clock path)、数据时钟路径(Data path)、目的时钟路径(Destination Clock path)。
2019-09-09 |
Vivado
Xilinx MIG IP核配置及仿真
DDR对于做项目来说,是必不可少的。一般用于数据缓存和平滑带宽。今天介绍下Xilinx DDR控制器MIG IP核的例化及仿真。
2019-09-09 |
Xilinx
,
FPGA
zynq裸核FSBL
话不多说,进入今天的主题:生成zynq裸核启动文件。1、首先在vivado SDK中分别建立两个工程;2、配置Core1即从核中的BSP文件;3.配置Core0和Core1的DDR空间分配;4.建立FSBL文件,并配置main()文件;5.生成mcs文件和烧写mcs文件到QSPI Flash;6.完成操作将.MCS文件烧写进板子里
2019-09-06 |
Zynq
,
FSBL
Python 内存分配时的小秘密
Python 中的sys模块极为基础而重要,它主要提供了一些给解释器使用(或由它维护)的变量,以及一些与解释器强交互的函数。本文将会频繁地使用该模块的getsizeof()方法。
2019-09-06 |
python
利用 UltraScale+ 器件中的 PCI Express Gen3 集成块内置解扰器模块解开 PIPE 接口包的神秘面纱
PIPE 接口上的数据在 Gen3 的速度下被加密。当调试 PCIe 问题时,能在 PCIe 链接上查看各个包会很有帮助。若要实现此目的,用户需拥有协议链接分析器。由于其成本较高,能接触到此等设备的用户不多。随协议链接分析器提供的包分析工具很广泛,可对链接流量进行深入分析。
2019-09-06 |
UltraScale
,
PCIe
[干货]手把手教你用Zedboard学习Linux移植和驱动开发
部分硬件设计中需要CPU完成对电路寄存器的配置,为了完成Zedboard对FPGA上部分寄存器的配置功能,可以在PS单元(处理器系统)上运行裸机程序(无操作系统支持)完成和PL单元(FPGA部分)的数据交互功能,此时PS单元更像单片机开发;另一种方法是PS单元运行Linux操作系统,通过驱动程序和应用程序......
2019-09-05 |
LINUX
,
ZedBoard
如何利用 Xilinx FPGA 给广告推荐算法做硬件加速?
在这篇文章里你可以了解到广告推荐算法Wide and deep模型的相关知识和搭建方法,还能了解到模型优化和评估的方式。我还为你准备了将模型部署到赛灵思 FPGA上做硬件加速的方法,希望对你有帮助。阅读这篇文章你可能需要20分钟的时间。
2019-09-04 |
Xilinx
,
硬件加速
ZYNQ中断体系
异常中断发生时,程序计数器PC所指的位置不同,异常中断就不同。中断结束后,中断不同,返回地址也不同。但是,对于系统复位中断,不需要返回,因为整个应用系统就是从复位中断中开始的。
2019-09-04 |
Zynq
,
ARM
【vivado约束学习四】跨时钟域路径分析
若要查看跨时钟域路径分析报告,可选择以下内容之一来查看:A, Reports > Timing > Report Clock Interaction;B, Flow Navigator > Synthesis > Report Clock Interaction......
2019-09-04 |
Vivado
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