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PCIE中的加扰与解扰
所谓加扰是将源数据流与一个随机序列异或后，再发送出去，异或操作完成后的数据流基本是伪随机的。PCIE数据发送端有加扰，数据接收端也有解扰操作，解扰与加扰使用相同的公式，必须完全同步，即LFSR使用相同的初始值。
2020-01-14 |
PCIe
FPGA的基本结构
FPGA由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。
2020-01-13 |
FPGA
vivado xilinx IOB = true的使用
xilinx FPGA的资源一般指IOB,CLB,BRAM,DCM,DSP五种资源。其中IOB就是input/output block，完成不同电气特性下对输入输出信号的的驱动和匹配要求。
2020-01-09 |
Vivado
关于Xilinx器件Clock相关原语使用总结
Xilinx对Clock的管理如分频，倍频等没有使用IP，而是直接调用了相关原语MMCME3_ADV,在这里MMCME3_ADV原语是针对UltraScale的器件的，7系列的器件相关原语名称为MMCME2_ADV。这个规则和LVDS的serdes等原语一致。
2020-01-08 |
Xilinx
VIVADO误区与进阶
准则1：合适的代码风格 准则2：精准的时序约束 准则3：管理高扇出网络 准则4：层次化设计结构
2020-01-07 |
Vivado
xilinx FPGA复位浅析
对于xilinx 7系列的FPGA而言，flip-flop支持高有效的异步复/置位和同步复位/置位。对普通逻辑设计，同步复位和异步复位没有区别，当然由于器件内部信号均为高有效，因此推荐使用高有效的控制信号，最好使用高有效的同步复位。输入复位信号的低有效在顶层放置反相器可以被吸收到IOB中。
2020-01-06 |
Xilinx FPGA
FPGA图像处理（8）常用算法：中值滤波去噪
中值滤波是一种算法简单，效果较好的“高性价比”去噪算法。算法原理是使用图像内二维滑窗的中值（全部像素点数值排序位于中间位置的数值为中值）代替当前像素点值。
2020-01-03 |
图像去噪
,
图像处理
Xilinx FPGA的GTx
Xilinx的针对Gigabit应用的FPGA基本都会集成一些高速串行接口，统称为Gigabit Transceiver（GTx），包括GTP、GTR、GTX、GTH、GTZ、GTY（传输速率不断增加）等，不同系列的FPGA集成的GTx不同。
2019-12-31 |
Xilinx FPGA
,
GTX
verilog 定位手段
Verilog定位手段能够达到以下效果：方便FPGA版本定位、方便样品测试定位、防止他人将无法定位的故障推脱到自己身上。
2019-12-30 |
Verilog
xilinx文件后缀说明
xilinx文件后缀说明
2019-12-27 |
Xilinx
verilog语法——case、casex、casez
在rtl仿真中，x和z是两个情况，而在综合时被视为一种情况。因此在需要综合的代码中，是不允许出现x和z的。
2019-12-26 |
Verilog
Python中3个不可思议的返回
Python中3个不可思议的返回——第一个：神奇的字典键；第二个：异常处理中的return；第三个：相同对象的判断。
2019-12-25 |
python
高质量的verilog代码是什么样的？
高质量的verilog代码主要包含以下几个要素：可读性、功能、性能、标准化、稳定性、可定位。
2019-12-20 |
Verilog
Zynq 7000的PS为PL分配信号
在PS内的时钟模块可以为PL提供4个时钟FCLKCLK[3:0]，这4个时钟的频率可以通过配置界面进行修改。由于这4个时钟的频率由PS引到PL中，所以可将FCLK连接到PL时钟缓冲区，作为PL内定制外设的时钟源。
2019-12-19 |
Zynq
,
时钟
DCM / DLL / PLL / MMCM区别
对于FPGA工程师来说，DCM / DLL / MMCM / PLL这些词简直每天都能看到，但很多人并不是很清楚它们之间的差异。在Xilinx的FPGA中，时钟管理器称为Clock Management，简称CMT。我们所用到的DCM / PLL / MMCM都包含在CMT中。
2019-12-18 |
PLL
,
时钟管理器
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