FPGA 开发圈 | FPGA 社区

定了！AMD 350亿美元收购赛灵思，国产FPGA春天来了！

据外媒报道，AMD表示，已经同意以350亿美元全股票交易收购赛灵思，这将加剧它与英特尔在数据中心芯片市场的竞争。AMD预计该交易将在2021年底完成，合并后的公司市值1300亿美元左右，将拥有13,000名工程师，采取全部外包的生产策略，主要依靠台积电进行生产。这两家美国公司已经从更加灵活的策略中获益，从受到内部生产困扰的英特尔手中抢夺市场份额。

2020-10-28 | AMD, 赛灵思, FPGA, 收购, 每日头条

Xilinx Zynq RFSoC DFE 为 5G 无线电大规模部署而生

Zynq RFSoC DFE 将硬化的数字前端（DFE）模块与灵活应变的可编程逻辑相结合，为涵盖低、中、高频段频谱的广泛用例打造了高性能、低功耗且经济高效的 5G NR 无线电解决方案。Zynq RFSoC DFE 在采用硬化模块的 ASIC 的成本效益与可编程与自适应 SoC 的灵活性、可扩展性及上市时间优势之间，实现了绝佳技术平衡。

2020-10-28 | 5G, 无线电, Zynq-RFSoC-DFE

创建 Vitis 加速平台第 3 部分：在 Vitis 中封装加速平台

这是《创建 Vitis 加速平台》系列的第 3 篇博文。在前文中，我们讲解了如何创建硬件和软件工程。在本文中，我们将讲解如何在 Vitis™ 中将所有这些工程封装在一起。

2020-10-27 | Vitis加速, 每日头条

【视频】Xilinx 和 AWS 演示反洗钱监视列表管理

在本演示视频中，您将了解 Xilinx 和 AWS 如何打击洗钱活动。

2020-10-27 | AWS

观察 AXI4-Lite 总线信号

在《AXI-Lite 自定义IP》章节基础上，添加ila\vio等调试ip，完成后的BD如下图：加载到SDK，并且在Vivado中连接到开发板。 Trigger Setup，点击“+”，选择 AXI_WVALID，双击添加。设置 Radix 为 B，触发条件 Value 为 1。

2020-10-27 | AXI4-Lite

【问答】Vitis 2019. - 对 VCK190 进行编程时出现 PLM 停止错误

Vitis 2019. - 对 VCK190 进行编程时出现 PLM 停止错误的问题解答。

2020-10-27 | VCK190

【视频】XtremeScale™ 网络适配器

本视频简要介绍了 XtremeScale 网络适配器的 X2 系列。

2020-10-26 | XtremeScale, 网络适配器

【问答】Vivado — 无法将静态区域或可重新配置模块中的 BUFG 直接连接至另一个可重新配置模块中的 BUFG

当使用 Dynamic Function eXchange（部分重新配置）流程时，该工具报告显示成功生成了比特流，没有 DRC 错误，但生成的部分比特流不正确。部分比特流下载后，时钟停止运行。

2020-10-26 | Vivado

Confinity 低延时消息传递 (CLLM)解决方案

CLLM 4.0 是在 Xilinx Alveo 板上运行的硬件加速低延迟消息传递解决方案。

2020-10-26 | Confinity, Alveo加速器卡, CLLM 4.0, 硬件加速

国微思尔芯推出 VU19P 原型验证系统，加速十亿门级芯片设计

国微思尔芯正式推出面向超大规模 SoC 原型市场的 ProdigyTM S7-19P 原型验证系统。 S7-19P 提供单、双、四核 Xilinx UltraScale+ VU19P FPGA 配置，搭配同时发布的 Player Pro 编译软件可以轻松满足如 5G、数据中心、AI/ML 和自动驾驶等大规模 SoC 设计中不断增加的复杂性和性能等验证需求

2020-10-26 | 国微思尔芯, VU19P, Prodigy, S7-19P

【免费培训课程】基于Xilinx Vitis AI的深度学习推断

依元素科技将基于边缘端MPSOC器件（以ZCU104开发板为例），通过为期半天的在线讲座，结合动手实验操作，引领开发者快速搭建基于Vitis AI的DPU开发环境，并通过图像和视频的实际应用开发实例，了解DPU开发的整个流程及其功能特性。

2020-10-23 | Vitis-AI, ZCU104, 人工智能

【下载】面向Zynq UltraScale+ 的隔离设计实例

本文介绍如何将低功率域 (LPD) 作为一个通道和 PL 中的一个三模冗余 MicroBlaze 来创建和实现单片通用 2 通道系统。

2020-10-23 | Zynq UltraScale+, MicroBlaze, XAPP133

使用高速数据转换器快速取得成功的关键

无论是设计测试和测量设备还是汽车激光雷达模拟前端（AFE），使用现代高速数据转换器的硬件设计人员都面临高频输入、输出、时钟速率和数字接口的严峻挑战。问题可能包括与您的现场可编程门阵列（FPGA）相连、确信您的首个设计通道将起作用或确定在构建系统之前如何对系统进行最佳建模。

2020-10-23 | 高速数据转换器, ADC, JESD204B

【视频】Zynq UltraScale+ RFSoC Gen 3

Zynq UltraScale + RFSoC Gen 3 器件是业界唯一的第三代单芯片自适应射频平台，该平台全面支持 6GHz 以下直接 RF。该视频展示了 Zynq UltraScale + RFSoC ZU49DR 16x16 器件以 6 GHz 传输 256 个 QAM 信号的卓越信号质量和性能。

2020-10-23 | ZU49DR

【问答】Vivado 2020.1.1 - 补丁程序 - 可选反相器故障

本设计咨询涵盖了如下实现问题：时钟在驱动 UltraScale 或 UltraScale+ 架构的物理层块 (PHY) 时可能执行错误的反相操作。使用 Vivado 2020.1 或 Vivado 2020.1.1 时，PHY BITSLICE site 中包含的可选反相器 IPHY_OCLK_OPTINV 基于 INVERT 属性可能执行错误的反相操作。

2020-10-23 | Vivado 2020.1.1