FPGA 开发圈 | FPGA 社区

FPGA ISP Xilinx MIPI

本人比较喜欢Xilinx家的东西，这里就讲一讲Xilinx家的MIPI方案。这里以普通7系列作为讨论的对象

2022-07-06 | MIPI, ISP

从底层结构开始学习FPGA----RAM IP的定制与测试

本文将对RAM IP核的各个关键因素做详细的讲解。

2022-07-06 | ROM, IP核

开源ISP-xkISP

xkISP 是基于 Xilinx HLS 的开源图像信号处理器 (ISP)。xkISP由复旦大学VIP实验室和阿里巴巴DAMO CTL实验室联合开发

2022-07-05 | xkISP, ISP算法

别乱用 FULL_CASE 和 PARALLEL_CASE

case语句可以说是我们在FPGA开发中使用频率非常高的一条语句。同时，Verilog还提供了语句 casex 和 casez供我们使用。

2022-07-05 | case语句, Verilog, FPGA

Xilinx时钟组件的原语

xilinx提供了丰富的原语，可以将之看成FPGA开发可以使用的库函数，原语在FPGA中具有与之对应的硬件逻辑单元，但也注意，不同的FPGA的原语可能会有所不同

2022-07-05 | 时钟

Vitis 2020.1 - PetaLinux rootfs 中 Vitis 2020.1 的软件包管理具有不正确的提要链接

在(UG1393) Vitis ... “ PetaLinuxrootfs 中的软件包管理”下的应用程序加速开发中，它描述了 Vitis 2020.1 版本的新软件包管理功能。

2022-07-05 | Vitis 2020.1

【工程师分享】MPSoC QSPI Flash 升级办法

在系统设计时，在PetaLinux工程里，为boot.bin预留多个启动分区。使用命令cat /proc/mtd或者ls /dev/mtd*，看得到多个分区。

2022-07-04 | MPSoC, Petalinux

Zynq UltraScale+ MPSoC 上的视频处理加速 TRD

本演示视频主要演示运行在 Zynq UltraScale+ MPSoC 上的可编程逻辑的视频处理加速。

2022-07-04 | 视频处理, ZCU102, 首页推荐

MIPI D-PHY LogiCORE IP 产品指南(v4.3)

MIPI D-PHY IP 专为摄像头和显示接口的视频或像素数据的传输和接收而设计。

2022-07-04 | PG202, MIPI-DPHY

从底层结构开始学习FPGA----RAM IP核及其关键参数介绍

我们今天要学习的正是由BRAM资源构成的RAM IP核----Block Memory Generator。

2022-07-04 | RAM, FPGA

AMD Xilinx MIPI solution

MIPI典型应用是在ISP领域，CMOS senor输出视频流，给FPGA PHY层，串并转换后给协议层处理。

2022-07-01 | MIPI, 每日头条

关于7系列FPGA LVDS和LVDS_25 I/O Bank兼容问题

我们在设计外设和Xilinx 7系列FPGA互联时，经常会用到LVDS接口。如何正确的保证器件之间的互联呢？本博文整理了Xilinx官方相关技术问答

2022-07-01 | 7系列FPGA, LVDS, 首页推荐

TCL脚本控制VIVADO-VIO调试核

在用vivado开发过程中，经常vio调试核，如果要vio输出信号较多，并且信号触发顺序需要控制时，每次通过手动输入就有些麻烦

2022-07-01 | Tcl脚本, Vivado

如何生成BRAM初始值的coe文件？

Vivado中BRAM IP核是经常会用到的，而一种比较简便的给RAM赋初值的方式就是通过一个coe文件进行加载，那么如何用matlab来产生这样一个可直接使用的coe文件呢？

2022-07-01 | BRAM

Kria KR260 机器人入门套件：通过硬件加速释放机器人

Kria™ KR260机器人入门套件包括用于机器人、机器视觉、工业通信和控制应用的预建接口、可定制的硬件加速功能，并通过Kria SOM加快部署时间。

2022-06-30 | KRIA, KR260, 机器人, 每日头条

每日头条

利用成本优化型 FPGA 和自适应 SoC 释放创新潜能

本电子书主要侧重于为读者介绍成本优化型 FPGA 和自适应 SoC 技术，说明这些技术如何在不降低性能或效率的前提下，为硬件设计提供软件编程能力带来的灵活性优势。

CPM5 QDMA 的 Versal Tandem PCIe启动流程介绍

本文将从硬件设计和驱动使用两个方面介绍基于CPM5 QDMA 的 Versal Tandem设计和启动流程。

Vivado Design Suite 用户指南: 设计分析与收敛技巧

本文档涵盖了如何驱动 AMD Vivado™ Design Suite 来分析和改善您的设计

AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计 CED 示例

本文可让开发者们看懂 AMD Vivado™ Design Tool 2023.2 中的“AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计”CED 示例。

AMD 以太网设计示例

AMD 提供了支持不同速度的多种以太网 IP。此外，还提供了设计示例供用户用作参考。请参阅以下以太网设计示例列表。

基于VDMA的远程图像采集系统参考设计

本参考设计基于ZYNQ开发板，使用VDMA做原始图像采集系统，在petalinux下做服务器，通过Socket发送图像至Windows或者Linux上位机。

劳特巴赫利用 Zynq 突破嵌入式系统设计极限

劳特巴赫的 PowerDebug 模块设计选用了 AMD Zynq™ UltraScale+™ MPSoC。该器件以优化的异构处理引擎组合形式提供了出色的处理、I/O 和内存带宽

在 Windows 10 上创建并运行 AMD Vitis™ 视觉库示例

本篇文章将演示创建一个使用 AMD Vitis™ 视觉库的 Vitis HLS 组件的全过程。此处使用的是 Vitis Unified IDE。