FPGA 开发圈 | FPGA 社区

PCIe系列第六讲、PCIe的数据链路层

本章将着重讲述TLP的数据链路层组成与操作，上一篇更新应该为第五讲，数据链路层位于事务层和物理层之间，使用容错和重传机制保证了数据传输的完整性和一致性，此外，数据链路层还需要对PCIe链路层进行监控和管理。

2020-07-21 | PCIe

开发者分享 | 远程共享和访问赛灵思器件

在某些情况下，比如远程工作时，可能需要访问本地不可得的器件。本篇简介教程演示了如何共享并访问位于远程实验室内的开发板或归同事所有的开发板。

2020-07-20 | 赛灵思, 每日头条

Transformer量化笔记（一）

AI芯片优化主要有三个方面：算法优化，编译器优化以及硬件优化。算法优化减少的是神经网络的算力，它确定了神经网络部署实现效率的上限。编译器优化和硬件优化在确定了算力的基础上，尽量最大化硬件的计算和带宽性能。经历了一年多的理论学习，开始第一次神经网络算法优化的尝试。之所以从一个FPGA开发者转向算法的学习，有几个原因

2020-07-20 | Transformer, AI芯片

周末创客| ORB-SLAM算法加速

ORB特征是一种图像识别、追踪和匹配中常用的特征，大名鼎鼎的ORB-SLAM就是使用的这一特征。它提取FAST特征点，并通过特征点附近的窗口矩计算特征点的方向，含方向的FAST特征也被称为oFAST特征。对提取到的oFAST特征，进一步计算BRIEF描述子。ORB特征包含了两部分，一是特征点位置，二是它的BRIEF 256位描述子

2020-07-20 | 图像识别, ORB-SLAM

AI芯片技术与产业发展路径

第三届2020年人工智能大会盛大开幕，受疫情影响，今年AI大会由线下改成了线上举办，赛灵思人工智能业务高级总监姚颂带来了《AI芯片技术与产业发展路径》的演讲。

2020-07-20 | AI芯片

Vitis AI 1.2 现已推出！

Vitis™ AI 开发环境是 Xilinx 的开发平台，适用于在 Xilinx 硬件平台（包括边缘器件和 Alveo 卡）上进行人工智能推断。它由优化的 IP、工具、库、模型和示例设计组成。Vitis AI 以高效易用为设计理念，可在 Xilinx FPGA 和 ACAP 上充分发挥人工智能加速的潜力。

2020-07-17 | Vitis-AI, 每日头条

这样做就对了！超声成像本可以更好！

医用超声拥有众多显著优势，是目前最为广泛接受和使用的诊断成像方式。在本白皮书中，赛灵思就介绍了处理器件和新的开发环境如何实时地轻松实现这些先进的成像方法。赛灵思 Versal™ 自适应计算加速平台 (ACAP) 器件与赛灵思 Alveo™ 数据中心加速卡可部署在工作站或服务器上，是实现 SA 和 PW 方法的理想硬件选择

2020-07-17 | 超声成像

洗去浮华，价值浮现：探秘AI 芯片技术与产业发展之路

纵观 AI 发展，2020 年的我们身处何地？是黄金时代？还是寒冬前兆？AI 芯片现状如何，未来将走向何方？赛灵思将为 AI 发展带来什么价值？且听原深鉴科技 90 后 CEO 姚颂（现赛灵思人工智能高级总监）为您解读

2020-07-17 | AI

追根溯源，四个层面从本质解决智能制造的挑战

本文提供了此次演讲的音频、视频以飨读者，同时用文字的形式为大家分享酆毅演讲内容要点，献给所有致力于解决智能制造升级转型挑战的人们。

2020-07-17 | WAIC, 智能制造

5G 应用中集成射频硬件的表征

一些 5G 系统的制造商正在转向更高水平的硬件集成，并在片上系统(SoC)设备中整合射频转换器和基带处理引擎，以解决功耗和电路板空间问题。虽然这种集成有好处，但负责这些系统表征的工程师面临着访问数据的新挑战，因为之前的独立射频数据转换器现在将与 FPGA 和处理器在同一芯片上进行组合

2020-07-16 | 5G应用

使用 FPGA I/O 优化来设计更高性价比的 PCB

FPGA 器件凭借强大的功能、灵活性和即时可用性形成极具吸引力的业务驱动力，掀起了一场广泛采用 FPGA 来实现系统 PCB 设计的浪潮。很显然，FPGA 器件的上市时间优势和容量/性能特性已兑现其产品承诺，成为更多资本资源密集型定制 IC/ASIC 解决方案的可行替代方案

2020-07-16 | FPGA 应用, PCB

【下载】ZCU208 评估板用户指南

Zynq® UltraScale+™ RFSoC ZCU208 评估套件是面向开箱即用评估及前沿应用开发的理想 RF 测试平台。该套件包含 UltraScale+ RFSoC ZU48DR，其集成 8 个 14 位 5GSPS ADC、8 个 14 位 10GSPS DAC 以及 8 个软决策前向纠错 (SD-FEC) 内核，专为快速启动 RF 类应用而设计。本文详细描述了ZCU208板的特点。

2020-07-16 | ZCU208, 用户指南, UG1410

FPGA上电后IO的默认状态

在进行FPGA硬件设计时，引脚分配是非常重要的一个环节，特别是在硬件电路上需要与其他芯片通行的引脚。Xilinx FPGA从上电之后到正常工作整个过程中各个阶段引脚的状态，会对硬件设计、引脚分配产生非常重要的影响。这篇专题就针对FPGA从上电开始，配置程序，到正常工作整个过程中所有IO的状态进行分析。

2020-07-16 | FPGA 应用